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ESD培训教材-Design in protection part 10

发布时间:

? 产品防静电设计过程

? 敏感半导体器件的防静电原理、测试和难题

? 产品、系统层面的防静电设计
? 13种防静电设计方法 ? 产品 / 系统防静电能力的测试

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第五章:产品防静电设计基础
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确认器件材 料的静电承 受能力指标
了解厂内 的静电防 御能力 器件静电承 受能力认证 (按需求) 器件材料选择 / 确定防静电程度 和需求 样板 / 样机测试

产品防静电设计过程

选择适当的防 静电设计手段

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在设计工作上您会面对以下问题 :

而即使您能够获得这一指标 。。。

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1。在大多数器件材料的技术指标中,并不具备静电 承受能力这一项 2。指标未必准确可靠(可能是推断自其他类似产品, 或是供应商的所谓‘标准’能力 ) 3。您或许只能得到HBM(人体放电模式)的指标 CCF
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面对的问题

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( 无内置保护电路 )
抗静电能力 范围
50 ~ 800V

电子器件的抗静电能力

采用半导体技术
NMOS CMOS

抗静电能力 (平均)
450V 600V 475V 575V 450V

250 ~ 1,400V 250 ~ 800V

MOS / Bipolar ECL

250 ~ 1,200V 200 ~ 700V

Bipolar (digital)

Bipolar transistor 600 ~ 13,000V

5,000V

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器件设计必须能够承受其制造过 程以及PCBA组装过程中可能遇到 的静电冲击 ! CCF
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器件的抗静电设计

对固定的静电电压水平起反应,当静电放电达到该水平时 启动钳制作用 。。。

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稳态钳制设计
Zener clamp
Diode clamp Enhanced Zener clamp E-C Punch thru clamp

器件的抗静电设计

Schmitt trigger clamp

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脉冲钳制设计
对静电放电的快速dv/dt起反应,快速启动和在一定时间 内导通 。。。
Inverter transient clamp

器件的抗静电设计

Schmitt trigger transient clamp

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设计一组不同的抗静电结构
Protection structure #1

传统的抗静电测量

HBM 测试

Protection structure #2
Protection structure #3 Protection structure #4

摸索法

Protection structure #3

承受最高的静电压 ! CCF
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HBM 测试并不足够 ! CCF
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传统的抗静电测量的弱点

1。试验得到的最佳‘结构’,在实际线路上未必能够得到 良好或相等的静电承受能力。 2。即使在试验后,‘结构’的 I-V 特性仍然未知。如果所 有试验‘结构’都不合格,整个试验必须重新进行。 而设计人员对于什么需要改善并没有很好的信息依据。 3。如果两个或以上的‘结构’设计合格,试验者并没有量 化的数据可协助选择出其中的最佳‘结构’。

特性量化分析对于优化设计是个重要的工作 。。。

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NMOS抗静电结构的 I-V 特性
1st breakdown < 2nd breakdown 1st breakdown > 2nd breakdown

抗静电能力特性分析

1st breakdown = 2nd breakdown

设计直接简单

并联设计困难 CCF

不能采用
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HBM最具代表性,测试 必须模拟 HBM 的电流 波形 。。。 HBM current waveform

测试分析的条件

复杂的电流模式

传统 I-V 曲 线分析仪无 法胜任 !

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Transmission Line Pulsing
恒流 TLP 恒阻 TLP

TLP 测试技术

通过对rise-time和波宽的控制,可以 准确的模拟出和 HBM 波形同等能量 的测试波 ! CCF
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这提供我们‘静电承受能力并非常规指标’ 的部分答案 !

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1。实际工作中要获取良好 波形有一定的困难 2。测试成本相对还是可观 3。抗静电结构总会影响器件 的基本性能,性能要求的 压力往往超越最佳抗静电 的能力需求压力 CCF
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遗留的问题

不同故障模式有不同的承受能力,也需要不同的应对方法 CDM Tester

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HBM / MM tester 供应商可有提供 这些指标 ? CCF
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完整的特性分析

您厂内的 ESD 管理体系,最好也只能做足部分的管制 !
将您供应商的防静电系统和您的结合 !

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In-house manufacturing PCBA SMDs CCF
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完整的防静电控制

良好的供应商做足预防 工作 。。。
在关键部 位(如拾 放头和测 试插座) 进行实时 监视

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完整的防静电控制

当出现静电量过度时, 对产品自动分隔淘汰 !

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对于特别敏感或高价值产品 。。。
1。要求供应商提供完整和准确的抗静电能力指标; 2。实际了解供应商如何获取这些指标; 3。评估供应商如何确保持续达到这些指标。 忽略了这些,您厂内的防静电努力可能毁于一旦 ! CCF
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选择采用器件材料的要点

我们知道 …

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在用户的使用环境中,产品一 直曝露在静电的威胁之下 ! 影响制造商而却又不受制造商控制的问题 ! CCF
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产品的抗静电设计

组装在 PCBA 上的器件,仍可能在制造后的包装、运送和 使用中遭受静电的破坏 ! 制造商必须对此负责 !

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产品的抗静电设计

器件的抗静电设计是针对它本 身以及产品的制造过程的防御 而定 !

美国 ESD Association 预测 …

因此,产品的抗静电设计必须针对:

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使用中的损坏
27 ~ 33% 67 ~ 73%

产品的抗静电设计

制造过程中的损坏

1。制造过程或工艺进行保护; 2。实际使用的环境进行保护。

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抗静电设计必须针对所有制造和使用过程中可能接触到 的部位,包括: ? 电池或电源接口; ? 开关 / 按钮 / 键盘; ? 外界导线或电线; ? 靠近电路的金属螺丝; ? 信号接口(电线 / 插座等); ? PCB 接近边缘的导线; ? 接近机壳间隙、开口等部位的导线和器件。 CCF
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产品抗静电设计的关注点

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1。隔离 / 减少干扰
2。滤波 / 去耦 3。抑制、钳制
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产品抗静电设计的手段

常用的 3 个主要做法 。。。
1。抗静电器件的使用

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2。PCB 布局设计 3。产品的结构设计 和屏蔽
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产品抗静电设计的途径

综合以上考虑,我们可以整理出以下准则。。。
1。减少对接口的接触机会;

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2。使用绝缘隔离或制造间隙;
( 阻值约100 ? ~ 1 K? )

产品抗静电设计的准则

3。对 I/O 接线采用串联电阻来限制放电电流; 4。使用去耦电容;

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5。使用滤波器(如串联铁氧环和陶瓷电容接地);
6。使用接地屏蔽面或屏蔽环;

7。使用涂层或隔离盖等,减少对 ESDS 的接触;
8。对 ESDS 采取 PCB 夹层内层跑线设计;

9。避免在 PCB 的边缘布线;
10。减少布线回路的面积;

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产品抗静电设计的准则

11。使用 ESD 接地点,避免和信号(数字或模拟) 的接地共享以产生避免噪音;
12。把‘未保护’布线和‘保护’布线分开跑线,避免 电感干扰; 13。使用保护(抗静电)器件。

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产品抗静电设计的准则

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1。减少对接口的接触机会;
平衡照顾 操作的方 便性和 ESD 风险 避免使 ESDS 器件直接和外 界接口 使用足够‘内陷’设计的接插器件 CCF
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产品抗静电设计的准则

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2。使用绝缘隔离或制造间隙;
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产品抗静电设计的准则

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2。使用绝缘隔离或制造间隙;
PCB Spark gaps ? 较旧的使用历史,对静电承受能力 较好的器件有效 ? 使用在 2,000V 至 2,5000V 或更高 的保护情况 ? 保护电压: VB ? 3000? d + 1350V 其中 d = 间隙距离 mm CCF
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产品抗静电设计的准则

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4。使用去耦电容;
R

产品抗静电设计的准则
去耦电容

L

C1

C2

Protected circuit

ESD source

C1 Vcct ? Vsource X C2

? 减少脉冲rise-time和峰值电压 ? 有起震荡的风险 ( Vcct > Vsource )

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避免发生震荡
在去耦电容处使用‘长宽比’为 5:1 或以下的引线设 计,可以确保较小的寄生电感。同时使用大的接地设 计。 去耦电容
I/O

产品抗静电设计的准则

5:1 引线长宽比

C2

Protected circuit

大的接地点

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5。使用滤波器
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产品抗静电设计的准则

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6。使用接地屏蔽面或屏蔽环;
大的接地 面或环形 引线
ESDS 敏感件 ESD

产品抗静电设计的准则

CCF

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7。使用涂层或隔离盖等,减少对 ESDS 的接触;

8。对 ESDS 采取 PCB 夹层内层跑线设计;
屏蔽罩

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ESD 敏感件

产品抗静电设计的准则

绝缘涂层

ESD 敏感件

内层跑线 CCF
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10。减少布线回路的面积;
减少布线面积可以降低感应电压和Soft error …

产品抗静电设计的准则

Loop Area
1 cm2 5 cm2

Induced Voltage
2 volts

10 volts 20 volts

10 cm2

CCF

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ESD

Soft error 和 Latch up

CMOS 的结构图

等效电路图 (寄生可控硅) CCF
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+ 5V GND

Loop area = ( 75 X 40 ) - ( 20 X 8 ) = 2,840 mm2

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10。减少布线回路的面积;
2mm 75mm 75mm

产品抗静电设计的准则

+ 10uF capacit or

ESDS

20mm 20mm

+ 5V

22mm

ESDS

18mm

GND

10uF capacit or

8mm

8mm

Loop area

= ( 75 X 2 ) + ( 22 X 2 ) + ( 18 X 2 ) = 230 mm2

> 10 倍的差异 CCF
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11。使用 ESD 接地点,避免 和信号(数字或模拟)的 接地共享以产生避免噪音;

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ESDS Chassis ground

产品抗静电设计的准则

Cct ground

Acceptable

Preferred

ESDS

Poor

Chassis ground

Cct ground

Chassis ground

Cct ground

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Signal trace

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TVS

产品抗静电设计的准则

12。把‘未保护’布线和‘保护’布线分开跑线,避免 电感干扰;
Signal trace
TVS

ESDS device

ESDS device

Signal trace

Signal trace

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Enclosed Assembly

使用法拉第屏蔽罩设计

Partially Enclosed Assembly

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